RISC (Reduced Instruction Set Computer)

Arsitektur RISC

RISC singkatan dari Reduced Instruction Set Computer yang artinya prosesor tersebut memiliki set instruksi program yang lebih sedikit. Karena perbedaan keduanya ada pada kata set instruksi yang kompleks atau sederhana (reduced). RISC lahir pada pertengahan 1980, kelahirannya ini dilator belakangi untuk CISC. Perbedaan mencolok dari kelahiran RISC ini adalah tidak ditemui pada dirinya instruksi assembly atau yang dikenal dengan bahasa mesin sedangkan itu banyak sekali di jumpai di CISC.

CISC (Complex Instruction-Set Computer)

Complex instruction-set computing  atau  (CISC; "Kumpulan instruksi komputasi kompleks") adalah sebuah arsitektur dari set instruksi komputer dimana setiap instruksi akan menjalankan beberapa operasi tingkat rendah, seperti pengambilan dari memori, operasi aritmetika, dan penyimpanan ke dalam memory, semuanya sekaligus hanya di dalam sebuah instruksi. Karakteristik CISC dapat dikatakan bertolak-belakang dengan RISC. Contoh-contoh prosesor CISC adalah  System/360, VAX, PDP-11, varian Motorola 68000 , dan CPU AMD dan Intel x86.

Arsitektur CISC

Example of Pipeline Implementation

Intel 80486

Prosesor Intel 80486 memiliki pipeline dengan 5 tahap, antara lain adalah sebagai berikut :

• Fetch

o   Dari cache atau memori eksternal

o   Memakai salah satu dari dua prefetch buffer yang masing-masing berukuran 16 byte

o   Mengisi buffer dengan data baru seketika setelah data lama selesai digunakan

o   Rata-rata dapat mengambil 5 instruksi untuk sekali operasi

o   Bersifat independen dari tahap lain supaya  buffer dapat tetap penuh

•  Decode stage 1 (D1)

o   Informasi opcode dan mode pengalamatan memori

o   Paling banyak mengambil 3 byte pertama dari sebuah instruksi

o   Mendelegasikan kepada Decode stage 2 untuk mengambil sisa instruksi

• Decode stage 2 (D1)

o   Mengembangkan opcode menjadi sinyal kontrol

o   Perhitungan untuk mode pengalamatan yang kompleks

•  Execute (EX)

o   Operasi ALU, akses cache, update register

• Writeback (WB)

o   Update register dan flag

o   Hasilnya dikirim ke write buffer untuk cache dan bus interface